发现C盘空间不够用，检查了一下，发现Qt4的安装文件夹有些巨大，有1.4GB，进去一看，example文件夹有500MB，又发现大小主要由其工程中debug版本的可执行文件所决定，所以打算写一个脚本，把所有debug版本的生成文件删除，没想到这么简单的一个任务，因为长久不摸Python书，变得不是太简单，搞了半个多小时，终于大功告成，代码如下
[code:python]
def inter(dirname):
os.chdir(dirname)
pwd = os.getcwd()
for file in os.listdir(pwd):
nowfile = os.path.join(pwd, file)
if os.path.isdir(nowfile):
if file == 'debug':
os.chdir(nowfile)
os.system("move *.exe C:\\debug")
os.chdir('../')
print nowfile
else:
inter(nowfile)
if __name__ == '__main__':
import sys,os
if not os.path.isdir('C:\\debug'):
os.mkdir('C:\\debug')
inter('C:\\Qt\\4.4.3\\examples')
[/code]
然后到C盘下debug文件夹下查看，好家伙，500MB，被我全部删除，C盘空间就不紧张啦！
2008年11月28日星期五
2008年11月15日星期六
数字电路笔试题
发给自己看的，其实我不喜欢转别人的东西，但是下面那些题目笔试考的几率大啊，自己看看
1、 什么是同步逻辑和异步逻辑？
整个设计中只有一个全局时钟称为同步逻辑。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
不同子系统使用多个时钟信号的逻辑设计称为异步逻辑。
2、 什么是竞争与冒险现象？怎样判断？如何消除？
信号在数字电路器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。
解决方法：一是添加布尔式的消去项，二是用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。
3、什么是亚稳态？如何解决亚稳态？
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
1) 降低系统时钟
2) 用反应更快的FF
3) 引入同步机制，防止亚稳态传播
4) 改善时钟质量，用边沿变化快速的时钟信号，关键是器件使用比较好的工艺和时钟周期的裕量要大。
4、常用逻辑电平有哪些？TTL与COMS电平可以直接互连吗？
TTL，COMS，不能直连
LVDS：LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。
ECL：（EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路。
CML：CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。
5、数字电路设计中，静态时序模拟和动态时序模拟各有什么优缺点？
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
6、多时域设计中，如何处理信号跨时域？
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO，双口RAM，握手信号等。
跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级D触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
7、IC设计中同步复位与异步复位有什么区别？
同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
8、latch与register有什么区别？
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
9、BLOCKING和NONBLOCKING赋值有什么区别？
非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中
阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中
10、Moore与Mealy状态机各有什么特征？
Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化；Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这一特点使其控制和输出更加灵活,但同时也增加了设计复杂程度。
11、 什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求？
将几个OC门结构与非门输出并联，当每个OC门输出为高电平时，总输出才为高，这种连接方式称为线与。
12、 如何用D触发器实现2倍分频的逻辑电路？
把D触发器的输出端加非门接到D端即可实现2倍分频的逻辑电路。
13、一个四级的Mux，其中第二级信号为关键信号如何改善timing？
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。
14、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。
15、 什么是Setup和Holdup时间？
建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
16、如果已知reg的setup,hold时间，组合逻辑的delay需要在什么范围内？
Delay
17、时钟周期为T，触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件？
T3setup>T+T2max，T3hold>T1min+T2min
1、 什么是同步逻辑和异步逻辑？
整个设计中只有一个全局时钟称为同步逻辑。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
不同子系统使用多个时钟信号的逻辑设计称为异步逻辑。
2、 什么是竞争与冒险现象？怎样判断？如何消除？
信号在数字电路器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。
解决方法：一是添加布尔式的消去项，二是用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。
3、什么是亚稳态？如何解决亚稳态？
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
1) 降低系统时钟
2) 用反应更快的FF
3) 引入同步机制，防止亚稳态传播
4) 改善时钟质量，用边沿变化快速的时钟信号，关键是器件使用比较好的工艺和时钟周期的裕量要大。
4、常用逻辑电平有哪些？TTL与COMS电平可以直接互连吗？
TTL，COMS，不能直连
LVDS：LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。
ECL：（EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路。
CML：CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。
5、数字电路设计中，静态时序模拟和动态时序模拟各有什么优缺点？
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
6、多时域设计中，如何处理信号跨时域？
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO，双口RAM，握手信号等。
跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级D触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
7、IC设计中同步复位与异步复位有什么区别？
同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
8、latch与register有什么区别？
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
9、BLOCKING和NONBLOCKING赋值有什么区别？
非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中
阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中
10、Moore与Mealy状态机各有什么特征？
Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化；Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这一特点使其控制和输出更加灵活,但同时也增加了设计复杂程度。
11、 什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求？
将几个OC门结构与非门输出并联，当每个OC门输出为高电平时，总输出才为高，这种连接方式称为线与。
12、 如何用D触发器实现2倍分频的逻辑电路？
把D触发器的输出端加非门接到D端即可实现2倍分频的逻辑电路。
13、一个四级的Mux，其中第二级信号为关键信号如何改善timing？
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。
14、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。
15、 什么是Setup和Holdup时间？
建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
16、如果已知reg的setup,hold时间，组合逻辑的delay需要在什么范围内？
Delay
17、时钟周期为T，触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件？
T3setup>T+T2max，T3hold>T1min+T2min
2008年11月12日星期三
三方协议、报到证、干部身份
最近有研究一下这个东西，发现一篇很好的文章高不清楚出处了，贴在这里怕以后找不到
关于三方协议：
什么叫三方协议？网上答案都有，随便查查就知道了。但再深一些说呢，肯定有人不知道了。
三方协议，简单的讲就是学校、学生本人、工作单位三方就毕业生离校后就业工作落实所签署的一份协议书，很多人知道的是：三方协议过去必须签，但现在不一定，三方签了只是学校统计就业率的一个参考指标。三方和派遣证挂钩，但我没有留京户口，单位签三方就要解决你的户口，所以现在单位都不签三方了，尤其是私企等等。没错，上边说的都对，所以有些朋友们就把三方协议放弃了，而只是找到工作，自己去做个打工者，然后只考虑劳动合同。
那么究竟三方协议背后究竟还有什么呢？其实三方的背后还隐藏着很多。
如果说到三方协议，那么必需提到的就是派遣证与干部身份。
三方协议作为国家统计大学生就业率的一个根据，同时也是国家派遣证发放的一个证明。只有你签署了三方协议，拿回学校，学校才会在你毕业后将派遣证发给你，而你拿着派遣证到你工作的单位报道，就此开始计算工龄，而你也就拥有了干部身份（每年基本6月25日毕业，所以6月18日前必需将三方交到学校）。
派遣证（报到证）：
派遣证一式两份，一份是派遣证，另一部分是报到证。派遣证在你毕业后将放入你的档案，由国家直接打到你的单位（档案属国家机密，不允许个人持有。如果你的用人单位拥有档案保存资格那么你的档案就放在单位，如果没有，那单位会掏钱将你的档案放在人才市场类的档案保存处。你过你没工作，那你的档案就直接打回原籍）。而报到证则交由你手自行保管。在这里必须要重点说的是，很多人在毕业后没多久就把报到证丢了，而当若干年后单位希望将你提干要求出示报到证时，很多就没有了，而只能再跑回某地去重新开证明，这时的证明可就没那么好开了，所以还是劝君保管好。
干部身份：
在中国社会体系中，公民分三中身份：农民、工人、干部。农民归农业部管理，工人归劳动局管理，而干部归人事局管理。大学生属于国家培养的专业人才，属于国家干部身份。很多农村来的朋友家里都希望孩子通过念大学而改变祖辈农民的身份（这里没有贬低农民朋友的意思），而很多人却从毕业后就莫名其妙的丢了自己的干部身份。当然也有很多是根本不在乎自己的干部身份。认为有就有，没有就没有，没有的话我至少是四年大学毕业学士学位。其实你错了。如果你没有留住你的干部身份，可以说你的大学就是白念，而你只是个有学士学位的工人，根本没有改变你自己（就很多农村朋友来讲）。
干部身份靠什么来？靠三方协议，靠派遣证。派遣证就是你大学生干部身份的证明，假如某天你被提干时，这个就是你可以被提干的证明，因为你是干部身份。否则你就不能被提，因为你是工人。
也许很多人说：我不会被提干，那我要干部身份干嘛，我就想挣钱。
那么我现在要说的就是职称评定了。其中也涉及到关键一年的具体事宜。
大学生持报到证到单位上岗后，必须要经过一年的见习期（国家规定。相当于中专、大专的实习期）。见习期满后，本人必须记得要签“毕业生见习期考核鉴定表”，这是你转正的鉴定表（从此你就拿正常工资了），说明你已经是一个合格的人才了（见习期需要在同一单位完成，也就是你的三方、派遣证以及你的转正证明表，这三个上面盖的要是同一单位的章，否则视为无效）。紧接着要记得填写“国家统一分配大中专院校毕业生 专业技术职务任职资格认定表”，也就是初级职称评定表（这些事要你自己留心，没有人会提醒你去做的，表要到人事部网站下载）。具体可评定的职称可以到人事部网站上查询（职称最好和自己学的专业有联系，否则到中高级评定时比较难）。现在我国职称评定这块要通过考试（除艺术、工艺美术、体育教练员及广播电视播音4个系列外，申报其他初级系列都需要通过考试才能获得初级专业技术资格。考试采用闭卷笔答方式，实行统一大纲、统一命题、统一组织。申报人员参加北京市初级专业技术资格考试成绩合格，即可取得《北京市专业技术资格证书》），以考试来决定你是否能评上职称。当然有些职称评定也不排除某些单位内部的人为原因。在你初级职称评完四年后，也就是你工作的第五年，你可以申请评定中级职称。再五年后，也就是工作第十年，评定高级职称（具体可上网查）。这样你一辈子的职称就基本评定完了，所以有些幸运的人10年就可以当上“高级工程师”。在我国，无论各行各业都会有职称评定，而且相信任何单位都希望有那些有职称的人来工作，而且，就算你工作的单位没有职称评定一说，那想你如果是高级工程师，你拿的钱也绝对比别人多。而什么人能评定职称呢？有干部身份的人。所以从此看出，就算你不当官，你只挣钱，那干部身份对你来说还是有用的。
说到这里，基本上一般的情况都讲完了。但有些人会问了，我不是本地生，我户口不能留这，没公司给我签三方，你说的都是屁话。呵呵，那你就错了。为什么不变通的想想呢？例如：你在北京上学，但毕业后没有公司解决你的户口，怎么办？好办！在家里找公司签三方。因为你不能留京，所以你的户口会打回原籍，而档案与户口不能脱离，所以你的档案也要打回原籍，而如果你想保住干部身份（但想在北京工作），那你就托人也好，请客也好在家找个单位把你的三方签了。然后其他和上边一样，只是一年后记得回家去办转正与职称评定。如果嫌麻烦，没关系，你就回家就业，别担心回不来北京，因为如果你有职称，那么你就可以以后来京找工作，而你也会属于人才流动，这时只要你提出单位也会适当解决你的户口问题，否则凭你打工者的身份要求单位解决你户口，梦吧你！
三方协议的签署是没有限制的，与任何公司或单位签都可以，不一定要国企或事业单位，否则每年那么多大学生就业，还不80%都要丢了干部身份，国家还不成白痴了。但要保证一点，就算是三个人的小公司也能签，但不要在一年内倒闭，否则你就没有人给你签转正了，切记切记。
又有人说了，我想考研，我明年要考，我就不签三方了，随便找个活干干，挣点钱完了。那你就大错特错了。
记住，不论任何时候，别放弃你的身份！
如果你要考研，那么你属于在职考研一类，我们分类说一下。
假如你考上了：
你6月大学毕业，7月到单位报到。第二年7月，你转正，初级职称评定。研究生9月入学。当你研究生入学时，哥们已经是有身份的人了，3年研究生读完，哥们出来直接拿正常工资了（进私企），没有见习期一说了（研究生毕业也有3个月的见习期）。如果你进国企或事业单位，那么研究生3年算工龄（我不知道私企是不是，但国企或事业单位绝对是），你出来就可以评中级职称了，哥们又赚了一大笔。所以你说你该不该保你的干部身份？
假如你没考上：
没考上更简单，直接继续工作，回头等着评中级，没差什么。
很多人总是怕麻烦，其实一切就是这么简单（我打的不简单），如果你做了，那么也许我的话会改变你的一生，如果你没做，那么就当给我捧场，也谢谢你，我们又少了一个竞争对手。不过要记住一句话，别因小失大，谨记！
关于三方协议：
什么叫三方协议？网上答案都有，随便查查就知道了。但再深一些说呢，肯定有人不知道了。
三方协议，简单的讲就是学校、学生本人、工作单位三方就毕业生离校后就业工作落实所签署的一份协议书，很多人知道的是：三方协议过去必须签，但现在不一定，三方签了只是学校统计就业率的一个参考指标。三方和派遣证挂钩，但我没有留京户口，单位签三方就要解决你的户口，所以现在单位都不签三方了，尤其是私企等等。没错，上边说的都对，所以有些朋友们就把三方协议放弃了，而只是找到工作，自己去做个打工者，然后只考虑劳动合同。
那么究竟三方协议背后究竟还有什么呢？其实三方的背后还隐藏着很多。
如果说到三方协议，那么必需提到的就是派遣证与干部身份。
三方协议作为国家统计大学生就业率的一个根据，同时也是国家派遣证发放的一个证明。只有你签署了三方协议，拿回学校，学校才会在你毕业后将派遣证发给你，而你拿着派遣证到你工作的单位报道，就此开始计算工龄，而你也就拥有了干部身份（每年基本6月25日毕业，所以6月18日前必需将三方交到学校）。
派遣证（报到证）：
派遣证一式两份，一份是派遣证，另一部分是报到证。派遣证在你毕业后将放入你的档案，由国家直接打到你的单位（档案属国家机密，不允许个人持有。如果你的用人单位拥有档案保存资格那么你的档案就放在单位，如果没有，那单位会掏钱将你的档案放在人才市场类的档案保存处。你过你没工作，那你的档案就直接打回原籍）。而报到证则交由你手自行保管。在这里必须要重点说的是，很多人在毕业后没多久就把报到证丢了，而当若干年后单位希望将你提干要求出示报到证时，很多就没有了，而只能再跑回某地去重新开证明，这时的证明可就没那么好开了，所以还是劝君保管好。
干部身份：
在中国社会体系中，公民分三中身份：农民、工人、干部。农民归农业部管理，工人归劳动局管理，而干部归人事局管理。大学生属于国家培养的专业人才，属于国家干部身份。很多农村来的朋友家里都希望孩子通过念大学而改变祖辈农民的身份（这里没有贬低农民朋友的意思），而很多人却从毕业后就莫名其妙的丢了自己的干部身份。当然也有很多是根本不在乎自己的干部身份。认为有就有，没有就没有，没有的话我至少是四年大学毕业学士学位。其实你错了。如果你没有留住你的干部身份，可以说你的大学就是白念，而你只是个有学士学位的工人，根本没有改变你自己（就很多农村朋友来讲）。
干部身份靠什么来？靠三方协议，靠派遣证。派遣证就是你大学生干部身份的证明，假如某天你被提干时，这个就是你可以被提干的证明，因为你是干部身份。否则你就不能被提，因为你是工人。
也许很多人说：我不会被提干，那我要干部身份干嘛，我就想挣钱。
那么我现在要说的就是职称评定了。其中也涉及到关键一年的具体事宜。
大学生持报到证到单位上岗后，必须要经过一年的见习期（国家规定。相当于中专、大专的实习期）。见习期满后，本人必须记得要签“毕业生见习期考核鉴定表”，这是你转正的鉴定表（从此你就拿正常工资了），说明你已经是一个合格的人才了（见习期需要在同一单位完成，也就是你的三方、派遣证以及你的转正证明表，这三个上面盖的要是同一单位的章，否则视为无效）。紧接着要记得填写“国家统一分配大中专院校毕业生 专业技术职务任职资格认定表”，也就是初级职称评定表（这些事要你自己留心，没有人会提醒你去做的，表要到人事部网站下载）。具体可评定的职称可以到人事部网站上查询（职称最好和自己学的专业有联系，否则到中高级评定时比较难）。现在我国职称评定这块要通过考试（除艺术、工艺美术、体育教练员及广播电视播音4个系列外，申报其他初级系列都需要通过考试才能获得初级专业技术资格。考试采用闭卷笔答方式，实行统一大纲、统一命题、统一组织。申报人员参加北京市初级专业技术资格考试成绩合格，即可取得《北京市专业技术资格证书》），以考试来决定你是否能评上职称。当然有些职称评定也不排除某些单位内部的人为原因。在你初级职称评完四年后，也就是你工作的第五年，你可以申请评定中级职称。再五年后，也就是工作第十年，评定高级职称（具体可上网查）。这样你一辈子的职称就基本评定完了，所以有些幸运的人10年就可以当上“高级工程师”。在我国，无论各行各业都会有职称评定，而且相信任何单位都希望有那些有职称的人来工作，而且，就算你工作的单位没有职称评定一说，那想你如果是高级工程师，你拿的钱也绝对比别人多。而什么人能评定职称呢？有干部身份的人。所以从此看出，就算你不当官，你只挣钱，那干部身份对你来说还是有用的。
说到这里，基本上一般的情况都讲完了。但有些人会问了，我不是本地生，我户口不能留这，没公司给我签三方，你说的都是屁话。呵呵，那你就错了。为什么不变通的想想呢？例如：你在北京上学，但毕业后没有公司解决你的户口，怎么办？好办！在家里找公司签三方。因为你不能留京，所以你的户口会打回原籍，而档案与户口不能脱离，所以你的档案也要打回原籍，而如果你想保住干部身份（但想在北京工作），那你就托人也好，请客也好在家找个单位把你的三方签了。然后其他和上边一样，只是一年后记得回家去办转正与职称评定。如果嫌麻烦，没关系，你就回家就业，别担心回不来北京，因为如果你有职称，那么你就可以以后来京找工作，而你也会属于人才流动，这时只要你提出单位也会适当解决你的户口问题，否则凭你打工者的身份要求单位解决你户口，梦吧你！
三方协议的签署是没有限制的，与任何公司或单位签都可以，不一定要国企或事业单位，否则每年那么多大学生就业，还不80%都要丢了干部身份，国家还不成白痴了。但要保证一点，就算是三个人的小公司也能签，但不要在一年内倒闭，否则你就没有人给你签转正了，切记切记。
又有人说了，我想考研，我明年要考，我就不签三方了，随便找个活干干，挣点钱完了。那你就大错特错了。
记住，不论任何时候，别放弃你的身份！
如果你要考研，那么你属于在职考研一类，我们分类说一下。
假如你考上了：
你6月大学毕业，7月到单位报到。第二年7月，你转正，初级职称评定。研究生9月入学。当你研究生入学时，哥们已经是有身份的人了，3年研究生读完，哥们出来直接拿正常工资了（进私企），没有见习期一说了（研究生毕业也有3个月的见习期）。如果你进国企或事业单位，那么研究生3年算工龄（我不知道私企是不是，但国企或事业单位绝对是），你出来就可以评中级职称了，哥们又赚了一大笔。所以你说你该不该保你的干部身份？
假如你没考上：
没考上更简单，直接继续工作，回头等着评中级，没差什么。
很多人总是怕麻烦，其实一切就是这么简单（我打的不简单），如果你做了，那么也许我的话会改变你的一生，如果你没做，那么就当给我捧场，也谢谢你，我们又少了一个竞争对手。不过要记住一句话，别因小失大，谨记！